차세대 데이터 처리 반도체 코딩 언어 VERILOG? VHDL?

VERILOG 및 VHDL은 전자 칩 용 프로그램을 작성하는데 사용되는 하드웨어 설명 언어이다. 이러한 언어는 컴퓨터의 기본 아키텍처를 공유하지 않는 전자 장치에 사용된다. VHDL은 VERILOG 보다 오래된 언어이며 ADA와 PASCAL을 기반으로 한다. VERILOG는 상대적으로 최근 버전이며 C 프로그래밍 언어를 기반으로 한다.
VHDL은 강력한 형식의 언어(Strong Type Language)이다. 반대의 개념으로 약한 타입 언어(Weak Type Language)가 있다. 강한 타입 언어는 타입 검사를 통과하지 못한 ㅡ로그램의 실행 자체를 막지만, 약 타입 언어는 런타임에 타입 오류를 만나는 한이 있더라도 실행을 막지 않는다는 것이다. 그렇기에 VHDL은 강력한 형식이 아닌 스크립트는 컴파일 할 수 없다. VHDL과 같이 같이 강력한 형식의 언어는 다른 클래스와 함께 변수의 혼합 또는 연산을 허용하지 않는다. VERILOG는 강력한 형식의 언어와 반대되는 약한 형식을 사용한다. 또 다른 차이점은 대소 문자 구분이다.
VERILOG는 대소 문자를 구별하며, 사용된 사례가 이전에 사례와 일치하지 않는 경우 변수를 인식하지 못한다. 반면 VHDL은 대소 문자를 구분하지 않으므로 이름의 문자와 주문이 동일하게 유지되는 한 사용자는 자유롭지 대소 문자를 변경할 수 있다.
일반적으로 VERILOG는 VGDL보다 배우기 쉽다는 장점이 있다. 이것은 부분적으로 C 프로그래밍 언어의 인기 때문에 대부분의 프로그래머가 VERILOG에서 사용되는 문법적 규칙을 잘 알고 있기 때문이다.
VHDL은 높은 수준의 모델링을 돕는 훨씬 많은 구조를 갖는 이점에 있으며 프로그래밍되는 장치의 실제 작동을 반영한다. 복잡한 데이터 유형과 패키지는 크고 복잡한 시스템을 프로그래밍할 때 매우 바람직하다. VERILOG에는 패키지 개념은 없으며 모든 프로그래밍은 프로그래머가 제공 하난 간단한 데이터 유형으로만 수행해야 한다.
마지막으로, VERILOG는 소프트웨어 프로그래밍 언어의 라이버러리 관리가 부족하다. 즉, VERILOG는 프로그래머가 컴파일 하는 동안 호출되는 별도의 파일에 피료한 모듈을 넣는 것을 허용하지 않는다. VERILOG의 대규모 프로젝트는 대규모의 추적이 어려운 파일로 끝날 수 있다.